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常見(jiàn)的硬件筆試面試題目1
建立時(shí)間(Setup Time)和保持時(shí)間（Hold time）。建立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。見(jiàn)圖1。如果不滿足建立和保持時(shí)間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會(huì)出現(xiàn)metastability的情況。
如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過(guò)建立和保持時(shí)間，那么超過(guò)量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。
圖1 建立時(shí)間和保持時(shí)間示意圖
2什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？
在組合邏輯中，由于門的輸入信號(hào)通路中經(jīng)過(guò)了不同的延時(shí)，導(dǎo)致到達(dá)該門的時(shí)間不一致叫競(jìng)爭(zhēng)。
產(chǎn)生毛刺叫冒險(xiǎn)。
如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。
解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。
3 用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路？
Verilog描述：
module divide2( clk , clk_o, reset);
input clk , reset;
output clk_o;
wire in;
reg out ;
always @ ( posedge clk or posedge reset)
if ( reset)
out <= 0;
else
out <= in;
assign in = ~out;
assign clk_o = out;
endmodule
圖形描述：
4 什么是"線與"邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？
線與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。在硬件上，要用oc門來(lái)實(shí)現(xiàn)，由于不用oc門可能使灌電流過(guò)大，而燒壞邏輯門。
同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。
5 什么是同步邏輯和異步邏輯？
同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。
異步邏輯是各時(shí)鐘之間沒(méi)有固定的因果關(guān)系。
6 請(qǐng)畫(huà)出微機(jī)接口電路中，典型的輸入設(shè)備與微機(jī)接口邏輯示意圖（數(shù)據(jù)接口、控制接口、所存器/緩沖器）。
7 你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？
12，5，3.3
TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。
8 可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來(lái)越重要，請(qǐng)問(wèn)：你所知道的可編程邏輯器件有哪些？
PAL，PLD，CPLD，FPGA。
9 試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。
module dff8(clk , reset, d, q);
input clk;
input reset;
input [7:0] d;
output [7:0] q;
reg [7:0] q;
always @ (posedge clk or posedge reset)
if(reset)
q <= 0;
else
q <= d;
endmodule
10 設(shè)想你將設(shè)計(jì)完成一個(gè)電子電路方案。請(qǐng)簡(jiǎn)述用EDA軟件（如PROTEL）進(jìn)行設(shè)計(jì)（包
括原理圖和PCB圖）到調(diào)試出樣機(jī)的整個(gè)過(guò)程。在各環(huán)節(jié)應(yīng)注意哪些問(wèn)題？
電源的穩(wěn)定上，電容的選取上，以及布局的大小。
11 用邏輯門和cmos電路實(shí)現(xiàn)ab+cd
12 用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或
13 給了reg的setup,hold時(shí)間，求中間組合邏輯的delay范圍。
Delay < period - setup - hold
14 如何解決亞穩(wěn)態(tài)
亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí)，既無(wú)法預(yù)測(cè)該單元的輸出電平，也無(wú)法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平上。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出一些中間級(jí)電平，或者可能處于振蕩狀態(tài)，并且這種無(wú)用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。 15 用verilog/vhdl寫一個(gè)fifo控制器
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