關(guān)于實訓(xùn)心得體會范文
時光飛逝，轉(zhuǎn)眼間，為期一周的實訓(xùn)漸漸地步入尾聲。通過本次設(shè)計，學(xué)習(xí)了FPGA的知識，對FPGA的應(yīng)用有了一定的認(rèn)識。在學(xué)習(xí)了Verilong語言的基礎(chǔ)上，能夠運用verilong語言進(jìn)行基礎(chǔ)的電路設(shè)計；運用自頂向下的設(shè)計思想,對電子鐘各個功能模塊進(jìn)行分解設(shè)計；進(jìn)行仿真驗證了整個模塊功能的正確性；將各個模塊連接，組成一個系統(tǒng)，并在不斷調(diào)試中發(fā)現(xiàn)問題，并及時解決。在實驗板上形成計時器的完整作品。
實訓(xùn)第一天，本次實訓(xùn)的指導(dǎo)老師詳細(xì)的給我們介紹了實訓(xùn)的整個流程，重點講解了設(shè)計要求和設(shè)計模塊兩大部分。我們設(shè)計整個電路包括三大部分：分頻、計時、顯示�；贔PGA的電子鐘應(yīng)該能夠正確顯示時鐘、分鐘、秒鐘。分頻模塊是對50MHZ的系統(tǒng)時鐘信號進(jìn)行分頻，得到頻率為1000Hz的信號，作為七段數(shù)碼的掃描頻率，在分頻為1Hz，作為秒脈沖輸入信號。計時部分包括時、分、秒的計時，分別類似于模12、模60、模60計數(shù)器。輸入變量：時鐘clk，直接清零reset。顯示部分采用動態(tài)掃描方式，每隔1ms選擇一個數(shù)碼管顯示，由于掃描頻率較高，可以避免閃爍效果。此次設(shè)計模塊主要由分頻器、走時模塊和顯示模塊組成。完成以上設(shè)計，再用Modelsim對編寫的程序進(jìn)行仿真調(diào)試，仿真無誤，最后用Quartus II將設(shè)計的程序下載到紅芯開發(fā)板上進(jìn)行在線調(diào)試，正確顯示時分秒。
在此次實訓(xùn)的過程中我也有過挫折有不太清楚明了的地方，但是我并沒有氣餒，遇到困難我總是先自己尋找失敗的原因，仔細(xì)的檢查分析，請教同學(xué)、請教老師。在這一過程中我對FPGA的掌握有了更進(jìn)一步的見解，我和我的組員們分工合作，各自完成自己的模塊，大家相互學(xué)習(xí)，相互提高。我相信以后在學(xué)習(xí)上多加強(qiáng)這方面知識，定能成為一個合格的編程技術(shù)員。
實訓(xùn)中，我學(xué)到了很多東西，首先我通過聽老師講述、查閱書本、網(wǎng)絡(luò)等多種渠道學(xué)習(xí)了FPGA的知識。在學(xué)習(xí)的過程中，我既體會到了學(xué)習(xí)的樂趣，又提高了合作能力，還懂得了對于我們在做事過程中發(fā)現(xiàn)的問題要冷靜的思考，不要盲目的進(jìn)行。在這次設(shè)計過程中所得到的體會，在過去是沒有過的，在書本中是也是無法找到的。我以后將更努力的學(xué)習(xí)這方面的知識。
在學(xué)習(xí)FPGA的整個過程中，我建立起對FPGA學(xué)習(xí)的興趣，遇到困難時要勇于面對它，并想辦法解決。在整個電路設(shè)計中，我對寄分頻器、計數(shù)器、LED七段數(shù)碼管顯示器、Modelsim等設(shè)計模塊和軟件有了更進(jìn)一步的認(rèn)識和掌握，拓寬了自己的知識面，鍛煉了自己的動手能力，增加實踐經(jīng)驗。途經(jīng)困難參考成功者的經(jīng)驗，拓寬自己的視野，通過與同學(xué)、老師的交流，使自己在短短一周的實訓(xùn)中受益匪淺。
通過一周的實訓(xùn)學(xué)習(xí)，我收獲頗多，我在不斷鉆研中了解了一些可編程邏輯器件的特點：FPGA提供了最高的邏輯密度、最豐富的特性和最高的性能。我了解到了它的基本使用方法，學(xué)會了練習(xí)導(dǎo)入或者編輯一些簡單的程序，并能通過仿真軟件進(jìn)行仿真。同時我通過學(xué)習(xí)FPGA慢慢形成了硬件設(shè)計思想，雖然對于Verilog語言不是很懂，我相信我以后會慢慢熟悉的。對于我這個初學(xué)者，一定要多動手，多練習(xí)，多仿真�？傊�，F(xiàn)PGA給我?guī)淼乃枷肷系奶嵘请y以言語的。我決心以后要好好學(xué)習(xí)。
最后，我想說的是：“我們收獲到很多珍貴的知識，而這與老師的辛勤是離不開的，看著圍在他身邊的那一圈圈的同學(xué)，他也總會耐心的為我們講解，直到我們聽懂為止。所以我要特別感謝我們的老師！老師，您辛苦了！”
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