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via logic的offer

時間:2018-12-31 12:00:00 資料大全 我要投稿

via logic的offer

拿到via logic的offer,面試在威盛辦公區(qū)附近的一個健身房進行,

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。
  一面的哥哥問的很細,讓我詳細的介紹自己的項目,然后隨時對各個模塊的實現(xiàn)進行提問,還要求畫出某某模塊的實現(xiàn)框圖。接著開始讓我寫代碼,暈,簡直是沒有準備。先寫了一個fifo,亂糟糟的寫了個大體框架,解釋了一下每個process的功能,算是過關(guān)。接著又讓寫了一個latch和flip-flop,這個比較簡單,直接寫出來了。聊完項目,就開始問一些asic design flow,fpga design flow,計算機體系結(jié)構(gòu)的東西,基本上答上來了。面試官看看表,居然才過了20分鐘,于是又出了幾個hr問題考我,隨便答了一下,再聊了聊via的發(fā)展現(xiàn)狀,一面結(jié)束,耗時30分鐘。
  二面也是一個nice的gg,又讓我介紹了一遍項目,而且由于他對我的項目不是很熟,要我詳細的解釋,讓他明白為止。不過這個面試官沒有問太細節(jié)的'技術(shù)問題,隨便交流了一下,也就是20多分鐘,二面結(jié)束,讓我回去等消息,三四天后leader會決定下一輪面試,

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via logic的offer》(http://m.dameics.com)。
  從匯眾出來,總覺得面試的很平淡,沒什么亮點。結(jié)果剛回寢室就接到電話說讓我再過去一趟,leader要面我。于是又折回匯眾,見到了leader.leader講話很快,思路也很快。最開始以為我是做軟件的,說簡歷上沒看到我寫做fpga/asic的經(jīng)驗(簡歷寫的太失敗了),于是解釋了一下。然后他看我有項目管理經(jīng)驗,就開始和我聊項目管理的問題,說了一些,看樣子他還比較滿意。接下來又是做題,畫一個序列檢測器的狀態(tài)轉(zhuǎn)移圖。再下來就是一些asic的細節(jié)問題。我提到了formality,他馬上問哪些環(huán)節(jié)需要做formality,formality的里面的算法怎么樣的,這個徹底答不上來了,呵呵。又聊了一會兒關(guān)于對威盛和logic職位的認識后,他突然說給我offer,真是高興,連忙感謝。
  整個面試過程還是比較愉快的,雖然有些東西不知道,但是還是沒有慌神,說出了自己的想法,也得到了一些肯定。今天面試的過程中hr還在打電話通知面試,估計這幾天的一面還會進行下去,祝兄弟們好運。
  第一個offer,慶祝一下。

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